IBM a dévoilé une architecture de puce sub-1 nanomètre appelée nanostack, intégrant près de 100 milliards de transistors au nœud 0,7 nm, présentée au VLSI 2026. La conception tridimensionnelle offre jusqu'à 70 % d'efficacité énergétique supplémentaire et près du double de la densité de transistors par rapport à la puce 2 nm d'IBM de 2021, ciblant les charges de travail des accélérateurs d'intelligence artificielle avec une amélioration de 40 % de la mise à l'échelle SRAM. IBM Research projette que l'architecture nanostack soutient au moins une décennie de réduction continue des semi-conducteurs, répondant à la pression croissante de l'industrie alors que la réduction bidimensionnelle traditionnelle atteint des contraintes physiques, notamment l'effet tunnel quantique et la dissipation thermique.
IBM présente l'architecture de transistor tridimensionnelle Nanostack
L'annonce porte sur le nanostack, une architecture de transistor tridimensionnelle développée au centre de recherche sur les semi-conducteurs d'IBM à Albany (New York). La conception empile et décale verticalement les transistors en deux couches liées, en utilisant un matériau diélectrique ultra-mince pour les séparer. Cette approche diffère fondamentalement de la technologie des nanofeuillets qu'IBM a pionnière et que l'industrie a largement adoptée — les nanofeuillets comprimaient les caractéristiques en deux dimensions, tandis que le nanostack ajoute de la densité dans une troisième dimension.
« Nous ne fabriquons pas simplement des transistors plus petits, nous réinventons la façon dont les puces sont construites pour offrir considérablement plus de puissance et d'efficacité énergétique », a déclaré Jay Gambetta, directeur d'IBM Research et IBM Fellow.
La puce Nanostack offre près de 2x la densité et un gain de 70 % d'efficacité énergétique
Les résultats techniques publiés par IBM, présentés au VLSI 2026, rapportent les éléments suivants par rapport à la puce 2 nm d'IBM de 2021 :
- Près de 2 fois la densité de transistors
- Jusqu'à 50 % de performances supplémentaires
- Jusqu'à 70 % d'efficacité énergétique supérieure
- Amélioration de 40 % de la mise à l'échelle SRAM
Le gain SRAM est important spécifiquement pour les charges de travail d'IA. La bande passante mémoire sur puce est un facteur limitant pour les accélérateurs d'IA, et une meilleure mise à l'échelle SRAM permet aux concepteurs de puces d'intégrer plus de mémoire plus près du processeur sans ajouter de surface ni de consommation électrique.
IBM précise que la désignation du nœud 0,7 nm reflète la densité générationnelle
Les numéros de nœud de processus modernes ne correspondent plus à des dimensions physiques littérales. Les couches de canal de transistor dans la conception nanostack d'IBM mesurent environ 5 nanomètres d'épaisseur, soit environ 15 atomes de silicium. La désignation 0,7 nm reflète la génération de densité et de performance, et non une mesure directe de chaque caractéristique sur la puce. IBM l'a reconnu directement, déclarant que la méthode nanostack offre les gains effectifs attendus d'une réduction sub-1 nm en passant au vertical plutôt qu'en réduisant chaque dimension aux limites atomiques.
IBM prévoit que Nanostack soutient une décennie de réduction continue
L'industrie des semi-conducteurs a été confrontée à une pression croissante alors que la réduction bidimensionnelle traditionnelle atteint des contraintes physiques, notamment l'effet tunnel quantique, la dissipation thermique et le coût de fabrication. Le rythme des gains issus des seules améliorations lithographiques a ralenti. L'approche d'IBM répond à cela en ajoutant de la densité grâce à l'intégration séquentielle 3D. L'entreprise prévoit que l'architecture nanostack peut soutenir au moins une décennie de réduction continue à partir de ce point.
Dan Hutcheson de Techinsights a déclaré que ce développement ajoute « encore 10, 15 ans à la feuille de route ». Les principaux concurrents comme Intel, Samsung et TSMC poursuivent des stratégies de transistors tridimensionnels connexes, notamment les conceptions FET complémentaires. L'annonce d'IBM représente une démonstration fonctionnelle d'une voie vérifiée au seuil sub-1 nm.
IBM mène des recherches à l'installation d'Albany avec des partenaires industriels
IBM mène ces travaux aux côtés de partenaires dont Lam Research, Tokyo Electron et SCREEN Semiconductor Solutions. L'installation d'Albany abritera également un outil de lithographie à ultra-violet extrême à haute ouverture numérique d'ASML, un système requis pour la prochaine phase de réduction logique. IBM a séparément annoncé son intention de former Anderon, une fonderie quantique autonome destinée à fabriquer des plaquettes quantiques à l'échelle commerciale.
IBM voit une voie vers la production dans cinq ans
La puce nanostack reste un prototype de recherche, bien qu'IBM ait confirmé avoir démontré un fonctionnement de l'onduleur CMOS avec des performances de commutation attendues. IBM voit une voie vers l'adoption en production dans cinq ans au plus tôt. L'annonce ne signale pas une publication imminente de produit — elle signale que la prochaine génération de matériel de l'industrie dispose d'une base structurelle viable.
FAQ
Qu'est-ce qu'IBM a dévoilé au VLSI 2026 ?
IBM a dévoilé une architecture de puce sub-1 nanomètre appelée nanostack au VLSI 2026, intégrant près de 100 milliards de transistors au nœud 0,7 nm avec une conception tridimensionnelle qui empile verticalement les transistors en deux couches liées.
Comment la puce nanostack d'IBM se compare-t-elle à sa puce 2 nm de 2021 ?
La puce nanostack d'IBM offre près de 2 fois la densité de transistors, jusqu'à 50 % de performances supplémentaires, jusqu'à 70 % d'efficacité énergétique supérieure et une amélioration de 40 % de la mise à l'échelle SRAM par rapport à la puce 2 nm d'IBM de 2021.
Quand IBM projette-t-il que la puce nanostack atteindra la production ?
IBM voit une voie vers l'adoption en production dans cinq ans au plus tôt, l'architecture nanostack étant projetée pour soutenir au moins une décennie de réduction continue des semi-conducteurs.
