Intel 14A2 đánh giá kiến trúc lai hai mặt, thách thức quy trình của TSMC

Theo ETNews Hàn Quốc đưa tin, Intel đang đánh giá việc áp dụng "kiến trúc lai hai mặt" cho tiến trình 14A2 – sử dụng mạng phân phối điện phía sau làm đường dẫn nguồn chính, đồng thời phân bổ lại một phần lớp kết nối kim loại phía trước để thực hiện các nhiệm vụ tín hiệu nguồn phụ và phân phối xung nhịp. TSMC N2 (2nm) đã hoàn thành sản xuất hàng loạt ổn định vào năm 2025-2026, khoảng cách thời gian của Intel so với đối thủ cạnh tranh ít nhất tương đương một thế hệ tiến trình hoàn chỉnh.

Độ rộng đường 21nm trở thành nút thắt cổ chai vật lý: điện trở kim loại tăng theo cấp số nhân, kiến trúc nTSV không thể chịu được mật độ dòng điện yêu cầu

Theo ETNews, mục tiêu khoảng cách M0 21nm của Intel 14A2 đang trở thành nút thắt cổ chai vật lý của kiến trúc hiện tại: khi độ rộng đường kim loại giảm xuống dưới 21nm, điện trở kết nối tăng theo cấp số nhân; cơ sở hạ tầng nTSV (nano-silicon via) ban đầu được thiết kế cho kiến trúc BSPDN không thể một mình chịu được mật độ dòng điện cần thiết cho hoạt động bình thường của bóng bán dẫn, dẫn đến sụt áp, làm suy giảm hiệu suất năng lượng và độ ổn định hiệu suất của chip, đồng thời gây ra rủi ro về năng suất.

Kiến trúc lai hai mặt là giải pháp mà Intel áp dụng để vượt qua nút thắt cổ chai vật lý này; cái giá phải trả là sự gia tăng đáng kể độ phức tạp của thiết kế kết nối, bao gồm lập kế hoạch phối hợp đường dẫn tín hiệu phía trước và phía sau, hội tụ thời gian và kiểm soát năng suất, khó khăn vượt xa kiến trúc phân phối nguồn một mặt.

Lịch trình của đối thủ cạnh tranh: TSMC A14 dự kiến xuất xưởng năm 2028

Theo báo cáo, lịch trình tiến trình và lộ trình công nghệ của ba nhà đúc chip lớn như sau:

TSMC: N2 (2nm) đã hoàn thành sản xuất hàng loạt ổn định vào năm 2025-2026, phù hợp với nhịp độ ra mắt sản phẩm của khách hàng lớn nhất là Apple; A14 (1.4nm) dự kiến xuất xưởng ra thị trường vào năm 2028 – tức cùng năm Intel 14A bắt đầu sản xuất rủi ro

Samsung Electronics: SF2Z dự kiến thương mại hóa vào năm 2027; SF2Z là kiến trúc GAA đã được xác minh trưởng thành tại nút 3nm, xếp chồng BSPDN, với các biến số kỹ thuật đơn giản, về mặt lý thuyết tốc độ hội tụ đường cong năng suất nhanh hơn

Intel: Tiến trình 14A dự kiến sản xuất rủi ro vào năm 2028, sản xuất hàng loạt chính thức vào năm 2029; khoảng cách thời gian của Intel so với TSMC và Samsung ít nhất tương đương một thế hệ tiến trình hoàn chỉnh

Nhà phân tích Citrini: Thành công có thể thách thức vị thế của TSMC, thất bại có nguy cơ lặp lại sự suy thoái của Samsung

Theo báo cáo, nhà phân tích Jukan của Citrini chỉ ra rằng Intel trước đây đã giới thiệu hai công nghệ cải tiến là bóng bán dẫn GAA và BSPDN trong các tiến trình 20A và 18A, và vẫn đang vật lộn với nút thắt năng suất; giờ đây 14A2 lại xếp chồng thêm kiến trúc cấp nguồn hai mặt, mức độ rủi ro kỹ thuật chồng chất vượt xa Samsung (các biến số kỹ thuật của Samsung SF2Z đơn giản hơn).

Jukan nói thẳng: "Nếu chiến lược chuyển đổi của Intel thành công, họ có thể thách thức vị thế dẫn đầu của TSMC; nếu thất bại, có thể gây ra sự sụp đổ thảm khốc về năng suất và sự ra đi của khách hàng, lặp lại vết xe đổ suy thoái của xưởng đúc Samsung năm xưa."

Ngành công nghiệp cho rằng tình hình khóa đơn hàng Fabless trong vòng 18 tháng sau khi phát hành PDK 14A sẽ là chỉ số đầu tiên quan trọng nhất cho sự phục hồi của mảng kinh doanh đúc chip của Intel.

Câu hỏi thường gặp

Sự khác biệt chính giữa tiến trình Intel 14A và 14A2 là gì?

Theo ETNews, 14A nhắm mục tiêu khoảng cách M0 khoảng 28nm, sử dụng kiến trúc BSPDN thuần túy (công nghệ PowerDirect); 14A2 là tối ưu hóa nửa nút, nhắm mục tiêu nén khoảng cách M0 xuống còn khoảng 21nm, mật độ cao hơn 1,3 lần so với 18A hiện tại, và đang đánh giá việc giới thiệu kiến trúc lai hai mặt để giải quyết các thách thức về điện trở và mật độ dòng điện do độ rộng đường 21nm mang lại.

Tiến trình Intel 14A dự kiến sản xuất hàng loạt khi nào?

Theo lộ trình hiện tại của Intel, tiến trình 14A dự kiến bắt đầu sản xuất rủi ro vào năm 2028 và đạt quy mô sản xuất hàng loạt chính thức vào năm 2029; phiên bản PDK 0.9 của 14A dự kiến được phát hành vào tháng 10 năm nay, Intel có kế hoạch khóa các đơn hàng Fabless chính trong vòng 18 tháng sau đó.

Tại sao Intel đánh giá kiến trúc lai hai mặt cho 14A2?

Theo ETNews, lý do cốt lõi khiến Intel đánh giá kiến trúc lai hai mặt là: khi độ rộng đường kim loại giảm xuống dưới 21nm, điện trở kết nối tăng theo cấp số nhân, kiến trúc nTSV hiện tại không thể một mình chịu được mật độ dòng điện yêu cầu, dẫn đến sụt áp và làm suy giảm hiệu suất năng lượng chip; kiến trúc lai hai mặt là giải pháp công nghệ để vượt qua nút thắt cổ chai vật lý này.